可変利得をもつアナログ−デジタル変換器とその方法

专利摘要:
アナログ−デジタル変換器（ＡＤＣ）デバイス（１００）は、アナログ信号（Ｖｉｎ）を受信するための入力端子と、アナログ部品と、制御論理部（１０８）とを含んでいる。アナログ部品は、入力および出力を有する増幅器と、増幅器の入力および出力に結合したキャパシタネットワークとを含んでいる。キャパシタネットワークは、複数のキャパシタを備えている。制御論理部は、第１のモードでは、キャパシタネットワークと増幅器とを増幅構成に構成して、アナログ信号を所定の利得だけ増幅し、増幅されたアナログ信号を生成するように構成されている。制御論理部は、第２のモードでは、キャパシタネットワークと増幅器とを構成し、増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる一連の残留電圧を生成するように更に構成されている。
公开号:JP2011511564A
申请号:JP2010545045
申请日:2009-01-09
公开日:2011-04-07
发明作者:アール． ガラード、マイク；エイ． ギャリティ、ダグラス；サード；ロバート；エス． ジョーンズ、ザ；レン、ジュシアン
申请人:フリースケール セミコンダクター インコーポレイテッド；
IPC主号:H03M1-18

专利说明:

[0001] 本開示は、全体的にアナログ−デジタル変換に関しており、特に、冗長符号付きディジット（ＲＳＤ）ベースのアナログ−デジタル変換に関する。]
背景技術

[0002] アナログ、デジタルの混合したデバイスは、デバイスのデジタル部品による使用のために、アナログ−デジタル変換器（ＡＤＣ）を用いて、アナログ信号の電圧を対応するデジタル値に変換する。冗長符号付きディジット（ＲＳＤ）ベースのＡＤＣは、一定の種類のシステム、特に電力および空間が貴重なシステムでは、特に有益な場合がしばしばある。ＲＳＤ ＡＤＣは一般的に、一連の段を介して、アナログ信号を対応するデジタル値に変換する。初期状態において、入力されたアナログ信号の電圧は、二つ以上の基準電圧、例えば、ＶＨ，ＶＬと比較される。これらの比較の結果から、初期段のコードビットが生じる。増幅器と一組のキャパシタとを備えるアナログ回路を用いて残留電圧を決定する。第２の段では、この残留電圧を用いて基準電圧との比較処理を繰り返し、第２の段のコードビットを生成する。この処理、すなわち、前の段の残留電圧から残留電圧を計算し、得られる残留電圧を比較してコード値を生成する処理は、適正な解に達するまで、数多くの段に渡って繰り返され得る。次に、アナログ信号を表すデジタル値を生成するために、各段からのコード値に対しＲＳＤアルゴリズムが適用される。]
発明が解決しようとする課題

[0003] 動作環境によっては、異なるアナログ信号源が、同じＲＳＤＡＤＣを使用しながらも、異なる電圧レベルで動作する場合がある。例示すると、自動車の環境では、異なるセンサが、同じ制御プロセッサによる処理用のデジタル値への変換のために、異なる電圧レベルのセンサ出力信号を提供する場合がある。適正な変換を保証するために、入力アナログ信号の各々は一般的に、変換前に所定の電圧レベルに増減される必要がある。従来のデバイスでは、この増減は、ＲＳＤ ＡＤＣの入力より前に、利得回路を介して行われる。この別個の利得回路は、ＲＳＤ ＡＤＣが設けられる集積回路の寸法および電力消費を増やすだけでなく、ＲＳＤ ＡＤＣの設計および組立を複雑なものとする。]
課題を解決するための手段

[0004] したがって、デジタル変換用にアナログ信号を増減させる改善された技術が好ましい。]
図面の簡単な説明

[0005] 本開示の少なくとも一つの実施形態による、集積された可変利得段を用いる、冗長符号付きディジット（ＲＳＤ）アナログ−デジタル変換器（ＡＤＣ）の一例を示す図。
本開示の少なくとも一つの実施形態による、図１のＲＳＤ ＡＤＣの動作の一例を示すフローチャート。
本開示の少なくとも一つの実施形態による、多キャパシタ構成を用いる、図１のＲＳＤ ＡＤＣのシングルエンド型の実装の一例を示す図。
本開示の少なくとも一つの実施形態による、入力アナログ信号をサンプリングするための、図３のシングルエンド型のＲＳＤ ＡＤＣの第１のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図４の入力アナログ信号を増幅し、得られる増幅されたアナログ信号をサンプリングするための、図３のシングルエンド型のＲＳＤ ＡＤＣの第２のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図５の増幅されたアナログ信号を増幅し、得られる増幅されたアナログ信号をサンプリングするための、図３のシングルエンド型のＲＳＤ ＡＤＣの第３のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図６の増幅されたアナログ信号を増幅し、得られる増幅されたアナログ信号をサンプリングするための、図３のシングルエンド型のＲＳＤ ＡＤＣの第４のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図３のシングルエンド型のＲＳＤ ＡＤＣのキャパシタネットワークの実装の一例を示す回路図。
本開示の少なくとも一つの実施形態による、多キャパシタ構成を用いる、図１のＲＳＤ ＡＤＣの差動送信方式の実装の一例を示す図。
本開示の少なくとも一つの実施形態による、入力アナログ信号をサンプリングするための、図９の差動送信方式のＲＳＤ ＡＤＣの第１のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図１０の入力アナログ信号を増幅し、得られる増幅されたアナログ信号をサンプリングするための、図９の差動送信方式のＲＳＤ ＡＤＣの第２のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図１１の増幅されたアナログ信号を増幅し、得られる増幅されたアナログ信号をサンプリングするための、図９の差動送信方式のＲＳＤ ＡＤＣの第３のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、シングルエンド型の入力アナログ信号をサンプリングするための、図９の差動送信方式のＲＳＤ ＡＤＣの第４のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図１３のサンプリングされたシングルエンド型の入力アナログ信号を増幅せずに差動信号に変換するための、図９の差動送信方式のＲＳＤ ＡＤＣの第５のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、図１３のサンプリングされたシングルエンド型の入力アナログ信号を増幅とともに差動信号に変換するための、図９の差動送信方式のＲＳＤ ＡＤＣの第６のキャパシタ構成を示す回路図。
本開示の少なくとも一つの実施形態による、プログラム可能なキャパシタを用いる、図１のＲＳＤ ＡＤＣのシングルエンド型の実装の一例を示す図。
本開示の少なくとも一つの実施形態による、図１６のシングルエンド型のＲＳＤ ＡＤＣの動作の一例を示すフローチャート。] 図１ 図１０ 図１１ 図１３ 図１６ 図３ 図４ 図５ 図６ 図９
実施例

[0006] 本開示は、添付の図面を参照することによって、よりよく理解され、その数多くの特徴と利点が当業者に明らかとなる。異なる図面で同じ参照記号を用いる場合、同様の又は同一の項目を意味している。]
[0007] 本開示の一つの態様では、冗長符号付きディジット（ＲＳＤ）アナログ−デジタル変換器（ＡＤＣ）デバイスは、アナログ信号を受信するための入力端子と、アナログ部品と、制御論理部とを含んでいる。アナログ部品は、入力と出力とを有する増幅器と、増幅器の入力と出力とに結合したキャパシタネットワークとを含んでいる。キャパシタネットワークは複数のキャパシタを備えている。制御論理部は、第１のモードでは、キャパシタネットワークおよび増幅器を、アナログ信号を所定の利得によって増幅し、増幅されたアナログ信号を生成する増幅構成に構成するように構成されている。さらに制御論理部は、第２のモードでは、キャパシタネットワークおよび増幅器を、増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる一連の残留電圧を生成するＲＳＤ構成に構成するように構成されている。]
[0008] 本開示の別の態様では、方法は、ＲＳＤＡＤＣの入力端子でアナログ信号を受信する工程と、アナログ信号を所定の利得によって増幅し、増幅されたアナログ信号を生成するように、ＲＳＤ ＡＤＣのキャパシタネットワークと増幅器とを構成する工程とを含んでいる。この方法は、増幅されたアナログ信号に基づいて一連の一つ又は複数の残留電圧を生成するように、キャパシタネットワークと増幅器とを構成する工程を更に含んでいる。この方法は、ＲＳＤ ＡＤＣからの出力のために一連の一つ又は複数の残留電圧に基づいてデジタル値を提供する工程を更に含んでいる。]
[0009] 図１〜１７は、入力アナログ信号用の集積された可変利得段を採用する、冗長符号付きディジット（ＲＳＤ）アナログ−デジタル変換器（ＡＤＣ）を用いて、アナログ信号を対応するデジタル値に変換する技術の例を示す。ＲＳＤ ＡＤＣのアナログ部品の増幅器およびキャパシタネットワークは共に、入力アナログ信号を増幅して、ＲＳＤ変換のための残留電圧を計算するように用いられる。一実施形態では、キャパシタは、入力アナログ信号を所定の電圧レベルに再帰的に増幅するように、キャパシタ構成のシーケンスに編成される。増幅されると、キャパシタは、増幅されたアナログ信号から始まる一連の一つ又は複数のＲＳＤ残留電圧を生成するように再構成される。別の実施形態では、調整可能な静電容量を有するプログラム可能なキャパシタが、入力アナログ信号を所定の電圧レベルに増幅するために所定の利得を提供するように、ある静電容量に構成される。次いで、プログラム可能なキャパシタは、増幅されたアナログ信号から始まるＲＳＤ残留電圧の計算を行うために、他の静電容量に再構成される。増幅されたアナログ信号を用いる入力アナログ信号の可変利得とＲＳＤ残留電圧との両方のために、ＲＳＤ ＡＤＣのキャパシタおよび増幅器を二重に使用することによって、別個のフロントエンド利得回路を有する従来のＲＳＤ ＡＤＣの実装と比べ、ＲＳＤ ＡＤＣの寸法、複雑さ、および電力消費を減少できる。] 図１ 図１０ 図１１ 図１２ 図１３ 図１４ 図１５ 図１６ 図１７ 図２
[0010] ここで用いる“キャパシタ”という用語は、特定の静電容量を提供するように構成されている又は構成できる一つ又は複数の容量性部品を意味する。例示すると、キャパシタは、特定の静電容量を提供するために、特定の静電容量を提供する単一の容量性部品として、又は並列、直列、もしくはその組み合わせで接続した容量性部品のネットワークとして設置できる。キャパシタは、集積されたキャパシタ（例えば、集積回路の一つ又は複数の層に設けられた一つ又は複数の容量性構造）又は個別のキャパシタとして設置できる。更に、本明細書において更に詳細に説明するように、キャパシタは、調整可能な静電容量を有するプログラム可能なキャパシタを含んでよい。その一例は米国特許第５，６２５，３６１号明細書に記載されている。その全体を引用により本明細書に援用する。]
[0011] 容易な図解とするために、本明細書に開示の技術は、単一のＲＳＤ段がサンプリングおよび増幅のサイクルからなるシーケンスを再帰的に巡るように用いられる、ＲＳＤの実装の一例に関連して説明される。ここで、一つのサンプリング段のＲＳＤ段から出力された残留電圧は、次のサンプリング段において次の残留電圧を計算する際に用いられる。サイクル式の単一段ＲＳＤ実装の一例は、米国特許第６，５３５，１５７号明細書に記載されている。その全体を引用により本明細書に援用する。他の実施形態では、開示の技術は、二つ以上のＲＳＤ段のシーケンスを有するＲＳＤ実装での使用に適用でき、その場合、一つのＲＳＤ段で出力された残留電圧が次のＲＳＤ段に入力される。多段ＲＳＤ実装の一例は、米国特許第５，６６４，３１３号明細書に記載されている。その全体を引用によって本明細書に援用する。]
[0012] 図１は、本開示の少なくとも一つの実施形態による、アナログ−デジタル（Ａ／Ｄ）変換システム１００の一例を示す。Ａ／Ｄ変換システム１００は、電圧セレクタ１０４から電圧ＶＩＮを有するアナログ信号を受信するための入力端子と、電圧ＶＩＮを表すデジタル値（“ＤＡＴＡ”）を提供する出力とを備える、ＲＳＤＡＤＣ１０２を含んでいる。ＲＳＤ ＡＤＣ１０２は、アナログ部品１０６と、制御論理部１０８と、デジタル変換論理部１１０とを含んでいる。アナログ部品１０６は、増幅器１１２を備えた利得回路と、本明細書に記載の数多くの構成に編成できる複数のキャパシタを備えたキャパシタネットワーク１１４とを含んでいる。利得回路およびキャパシタネットワーク１１４は共に、入力アナログ信号を増幅し、増幅された信号を用いて一連の残留電圧を次に生成するためのものである。] 図１
[0013] 少なくとも一つの実施形態では、Ａ／Ｄ変換システム１００は、変換されるアナログ信号が異なる電圧レベルを有する環境において実装される。例示すると、Ａ／Ｄ変換システム１００は、様々な自動車のセンサからの出力信号を、それらの対応するデジタル値に変換するように、自動車環境に設置できる。したがって、電圧セレクタ１０４は、異なる電圧レベルを有し得る複数のアナログ信号（Ｓ１〜Ｓｎ）を入力として受信し、ＲＳＤＡＤＣ１０２への入力のためにそれらのアナログ信号のうちの一つを選択する。アナログ信号が異なる電圧レベルを有する場合にアナログ信号をそれらの対応する値に適正に変換するために、ＲＳＤ ＡＤＣ１０２は、入力信号を共通の電圧レベルに増幅し、次に、増幅された信号を対応するデジタル値に変換する。例示すると、三つの異なる電圧レベル、例えば、１ボルト、２ボルト、４ボルトが存在する場合、１ボルトのレベルのアナログ信号は利得４だけ増幅でき、２ボルトのレベルのアナログ信号は利得２だけ増幅できるので、全てのアナログ信号が４ボルトのレベルで処理できる。]
[0014] この入力信号の初期増幅のために、制御論理部１０８は、増幅器１１２およびキャパシタネットワーク１１４を一つ又は複数のキャパシタ構成のシーケンスに構成して、入力信号の所望の増幅を達成する。制御論理部１０８は、次に、増幅された入力信号から始まる冗長符号付きディジット計算用のＲＳＤ構成のシーケンスに、増幅器１１２およびキャパシタネットワーク１１４を構成する。多キャパシタ構成を用いる、アナログ部品１０６のシングルエンド型実装の一例が、図３〜８を参照して以下に説明される。アナログ部品１０６の差動信号方式の実装が、図９〜１２を参照して以下に説明される。同時の増幅を伴う、または伴わない、シングルエンド型の差動変換のために構成されたアナログ部品１０６の実装の一例が、図９および１３〜１５を参照して以下に説明される。アナログ部品１０６のプログラム可能なキャパシタベースの実装が、図１６および１７を参照して以下に説明される。] 図１０ 図１１ 図１２ 図１６ 図３ 図４ 図５ 図６ 図７ 図８
[0015] 各ＲＳＤ計算段で、デジタル変換論理部１１０は、得られる電圧（最初は、増幅されたアナログ信号の電圧、その後は、残留電圧）を比較して、各ＲＳＤ計算段におけるコード値を生成する。デジタル変換論理部１１０は、次いで、ＲＳＤ計算段からのコードビット値を整合させ、同期化し、加算して、ＲＳＤアルゴリズムに従って出力デジタル値ＤＡＴＡを生成する。コードビットからデジタル値を生成する処理の一例が、上述の米国特許第５，６４４，３１３号明細書に記載されている。]
[0016] 図２は、本開示の少なくとも一つの実施形態による、図１のＲＳＤＡＤＣ１０２による電圧ＶＩＮを有するアナログ信号の変換の一例の方法２００を示す。この方法２００は、増幅モード（ブロック２０２）と、それに続くＲＳＤ変換モード（ブロック２０４）とを含んでいる。ブロック２０２の処理は、ブロック２０６，２０８，２１０で表されている。] 図１ 図２
[0017] ブロック２０２にて、入力アナログ信号がＲＳＤＡＤＣ１０２で受信され、制御論理部１０８は、入力アナログ信号がより高い電圧レベルに増幅されるように構成されるか否かを決定する（例えば、４ボルトのレベルから１６ボルトのレベルに）。増幅が必要な場合、制御論理部１０８は、ブロック２０６にて入力アナログ信号の電圧ＶＩＮをサンプリングする初期サンプリング構成に、キャパシタネットワーク１１４を構成する。ブロック２０８にて、制御論理部１０８は、ブロック２０６のサンプリング処理から生じるキャパシタネットワーク１１４のキャパシタに加わる電圧を用いて電圧ＶＩＮを増幅する増幅構成に、キャパシタネットワーク１１４を構成する。一実施形態では、増幅構成の利得は、キャパシタの相対静電容量など、様々な特性によって制限されるので、電圧ＶＩＮは、ブロック２０６，２０８の処理における初期の印加の後、十分に増幅されない場合がある。そこで、ブロック２０６の処理は、電圧ＶＩＮの所望の増幅に達するまで、得られる増幅された電圧に対して１回以上繰り返すことができる。例示すると、入力アナログ信号が４ボルトの電圧レベルを有すると仮定すると、ＲＳＤ ＡＤＣ１０２は１６ボルトのレベルで電圧を変換するように構成され、アナログ部品１０６は反復毎に２Ｘ利得を提供するように構成できる。この場合、電圧ＶＩＮを４ボルトのレベルから１６ボルトのレベルまで増幅するには、４Ｘの利得が必要になるので、増幅処理は、４Ｘ利得を得るために２回繰り返される。ブロック２０６，２０８の処理の１回目の通過（パス）の後には、電圧ＶＩＮはＶａｍｐ１＝２×ＶＩＮに増幅される。ブロック２０６，２０８の処理の２回目のパスの後には、増幅されたＶａｍｐ１がＶａｍｐ２＝２×Ｖａｍｐ１＝４×ＶＩＮに増幅される。ブロック２１０にて十分な利得が得られていると、方法２００はブロック２０４に進む。]
[0018] ブロック２０４にて、制御論理部１０８はキャパシタネットワーク１１４を一連のＲＳＤ構成に構成し、増幅された電圧は、上述の米国特許第５，６４４，３１３号明細書および米国特許第６，５３５，１５７号明細書に記載されたものなど、ＲＳＤ変換処理を用いて、アナログ部品１０６およびデジタル変換論理部１１０を介してデジタル値に変換される。得られるデジタル値は、次に、必要に応じて、システムのデジタル部品によって処理される。]
[0019] 図３は、本開示の少なくとも一つの実施形態による、ＲＳＤＡＤＣのシングルエンド型の実装の一例を示す。図示されたＲＳＤ ＡＤＣ３０２（図１のＲＳＤ ＡＤＣ１０２に相当）は、アナログ部品３０６と、制御論理部３０８と、デジタル変換論理部３１０とを含んでいる。アナログ部品３０６は、増幅器３１２と、スイッチング回路３２０を備えたキャパシタネットワーク３１４と、四つのキャパシタ３２１，３２２，３２３，３２４（まとめて、キャパシタ３２１〜３２４）のような複数のキャパシタとを含んでいる。スイッチング回路３２０は、複数のスイッチ（例えば、トランジスタ又はパスゲート）と、増幅器３１２の入力端子（例えば、マイナス（−）入力端子）に接続した端子と、増幅器３１２の出力端子に接続した端子とを含んでいる。スイッチング回路３２０は、入力アナログ信号（ＶＩＮ）、一つ又は複数の基準電圧（例えば、ＶＲＥＦ＋とＶＲＥＦ−）、および複数のスイッチ制御信号ＳＷ１〜ＳＷｎを受信するための入力を含んでいる。スイッチ制御信号は、本明細書においてより詳細に説明されるように、キャパシタ３２１〜３２４の様々な構成に影響を与えるようにスイッチに対し送られる。スイッチング回路３２０は、出力電圧を提供する出力を更に備えており、この出力電圧は、ＲＳＤ ＡＤＣ３０２の動作の特定の段に応じて、電圧ＶＩＮ、電圧ＶＩＮの増幅されたもの、又は残留電圧（ＶＲ）のいずれかを含む。] 図１ 図３
[0020] 制御論理部３０８は、一つ又は複数のクロック信号（ＣＬＫ）を受信するための入力と、イネーブル（ＥＮ）信号およびスイッチ制御信号ＳＷ１〜ＳＷｎを提供する出力とを含んでいる。少なくとも一つの実施形態において、制御論理部３０８は、スイッチング回路３２０を介してキャパシタ３２１〜３２４の様々な構成に影響を与えると共に一つ又は複数のクロック信号のフェーズに基づいてデジタル変換論理部３１０を作動可能または作動不能にするように、スイッチ制御信号ＳＷ１〜ＳＷｎおよびＥＮ信号を構成する。]
[0021] デジタル変換論理部３１０は、比較器３３２，３３４とＲＳＤ加算器３３６とを含んでいる。比較器３３２は、スイッチング回路３２０から出力電圧を受信するための入力と、第１の基準電圧（ＶＨ）を受信するための入力と、出力電圧と第１の基準電圧との比較に基づく値を提供する出力とを含んでいる。比較器３３４は、スイッチング回路３２０の出力電圧を受信するための入力と、第２の基準電圧（ＶＬ）を受信するための入力と、出力電圧と第２の基準電圧との比較に基づく値を提供する出力とを含んでいる。ＲＳＤ加算器３３６は、比較器３３２，３３４から値を受信するための入力と、入力アナログ信号をデジタル値に変換するために行われる対応するＲＳＤ段中に比較器３３２，３３４によって出力される値のシーケンスに対し適用される整合、同期化、および加算の処理に基づいて出力デジタル値（“ＤＡＴＡ”）の対応するビットを提供する複数の出力とを含んでいる。更に、一実施形態では、制御論理部３０８は、比較器３３２，３３４から値を受信すると共に、ＲＳＤ変換処理中にＶＲＥＦ＋又はＶＲＥＦ−の導入を制御するように、その比較器３３２，３３４からの値に基づいて三つの信号（ｈ，ｌ，ｍ）を生成する。比較器３３２，３３４およびＲＳＤ加算器３３６は、制御論理部３０８からＥＮ信号を受信するための入力を更に含むことができ、その場合、それらの部品は、ＥＮ信号が作動不能状態にあるとき（例えば、アサート停止）に作動不能になる（例えば、クロックゲート制御されるか、電源から切断される）。]
[0022] 少なくとも一つの実施形態では、制御論理部３０８は、図３の状態図３４０が表す動作を有するハードウェア状態機械を実装する。アイドル状態３４２にて、制御論理部３０８はＥＮ信号を作動不能状態に構成することによって、ＲＳＤＡＤＣ３０２の部品をアイドル状態にする。ＲＳＤ ＡＤＣ３０２によって変換される入力アナログ信号の受信に応じて、状態機械は、構成／サンプリング状態３４４になる。構成／サンプリング状態３４４にて、制御論理部３０８は最初に、入力アナログ信号をＲＳＤ ＡＤＣ３０２の用いる変換電圧レベルまで増幅するのに必要な利得を決定し、その決定した利得に基づき、入力アナログ信号を変換電圧レベルまで増幅するのに必要な増幅段の数を決定する。例示すると、入力アナログ信号を変換電圧レベルに変換するために８Ｘの利得が必要であり、かつ、各増幅段が２Ｘ利得を提供する場合、所望の増幅には三つの増幅段からなるシーケンスが必要となる。] 図３
[0023] 構成／サンプリング状態３４４にアイドル状態３４２から最初に進む場合、制御論理部３０８は、図４の段１で示す初期構成にキャパシタ３２１〜３２４を編成するように、スイッチ制御信号ＳＷ１〜ＳＷｎを構成する（以下に示す）。状態機械は次に増幅状態３４６に進み、そこで、増幅器３１２と段１のキャパシタ構成とを用いて、入力アナログ信号を増幅し、増幅されたアナログ信号を生成する。この適用の量が十分である場合、状態機械はＲＳＤ変換状態３４８に進み、そこで、制御論理部３０８は、ＲＳＤ段構成のシーケンスにキャパシタ３２１〜３２４を編成するようにスイッチ制御信号ＳＷ１〜ＳＷｎを構成し、デジタル変換論理部３１０を作動状態にするように、ＥＮ信号を作動状態に構成する。アナログ部品３０６およびデジタル変換論理部３１０は、次に、増幅されたアナログ信号の電圧を、増幅されたアナログ信号から決定された一連の残留電圧に基づいて、対応するデジタル値に変換するように動作される。] 図４
[0024] 更なる増幅が変換前に必要になる場合、状態機械は構成／サンプリング状態３４４に再び進む。制御論理部３０８は、図５に示す構成にキャパシタ３２１〜３２４を編成するように、スイッチ制御信号ＳＷ１〜ＳＷ５を構成する。状態機械は次に増幅状態３４６に進み、そこで、増幅器３１２および図５のキャパシタ構成を用いて、増幅されたアナログ信号を増幅し、第２の増幅されたアナログ信号を生成する。この増幅の量が十分である場合、状態機械は、第２の増幅されたアナログ信号を用いて、ＲＳＤ変換状態３４８に進む。そうではなく、更なる増幅が必要である場合、ＲＳＤ変換状態３４８に進む前に所望の増幅レベルを達成するために、状態３４４，３４６にて行われた構成および増幅は１回以上繰り返すことができる。] 図５
[0025] 図４〜７は、本開示の少なくとも一つの実施形態による、入力信号の特定の増幅を達成するために使用できるキャパシタ構成のシーケンスを示す。簡単な図解とするために、キャパシタ構成のシーケンスは、図３のＲＳＤＡＤＣ３０２に関連して説明される。図示した構成はスイッチング回路３２０のスイッチの構成から達成されるが、明確にするために、スイッチは図４〜７に図示した構成から省略されている。] 図３ 図４ 図５ 図６ 図７
[0026] 図４は、クロック信号（ＣＬＫ）の第１のサイクルの第１のフェーズにおける、キャパシタ３２１（Ｃ１）およびキャパシタ３２２（Ｃ２）からなる初期サンプリング構成４００を示す。キャパシタ３２１の第１の端子およびキャパシタ３２２の第１の端子は、電圧ＶＩＮを受信するように入力アナログ電圧に接続している。キャパシタ３２１の第２の端子およびキャパシタ３２２の第２の端子は電圧基準ＶＡＧに接続しており、ここで、ＶＡＧはアナロググラウンド電圧基準を表す。図４に示すように、初期サンプリング構成４００は、キャパシタ３２１，３２２の各々に加わる電圧ＶＩＮを生じる。] 図４
[0027] 図５は、クロック信号の第１のサイクルの第２のフェーズにおける、キャパシタ３２１（Ｃ１），キャパシタ３２２（Ｃ２），キャパシタ３２３（Ｃ３），キャパシタ３２４（Ｃ４）からなる増幅構成５００を示す。キャパシタ３２１の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび増幅器３１２のマイナス入力端子に接続している。キャパシタ３２２の第１の端子および第２の端子は、それぞれ増幅器３１２の出力端子およびマイナス入力端子に接続している。増幅器３１２のプラス入力端子は電圧基準ＶＡＧに接続している。キャパシタ３２３の第１の端子およびキャパシタ３２４の第１の端子は増幅器３１２の出力端子に接続し、キャパシタ３２３の第２の端子およびキャパシタ３２４の第２の端子は電圧基準ＶＡＧに接続している。] 図５
[0028] 増幅構成５００では、キャパシタ３２１，３２２は、キャパシタ３２１，３２２の実質的な放電なく、スイッチング回路３２０を介して、図４の初期サンプリング構成４００から再構成される。この構成では、増幅器３１２の出力電圧（ＶＲ１）が２×ＶＩＮであることが分かる。更に、この構成では、増幅器３１２の出力がキャパシタ３２３，３２４に電荷を生じさせるので、キャパシタ３２３，３２４の第１の端子と第２の端子との間の電圧差は、ＶＲ１、すなわち、２×ＶＩＮと等しい。２Ｘ増幅が十分である場合、アナログ部品３０６はＲＳＤ変換構成に編成され、（キャパシタ３２３，３２４の端子間電圧で表される）２Ｘ増幅されたアナログ信号を用いて変換処理が開始される。] 図４
[0029] そうでない場合、クロック信号の第２のサイクルの第１のフェーズにおいて、図６の増幅構成６００を介し、さらなる増幅を行うことができる。増幅構成６００では、キャパシタ３２３の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび増幅器３１２のマイナス入力端子に接続している。キャパシタ３２４の第１の端子および第２の端子は、それぞれ増幅器３１２の出力端子およびマイナス入力端子に接続している。増幅器３１２のプラス入力端子は電圧基準ＶＡＧに接続している。キャパシタ３２１の第１の端子およびキャパシタ３２２の第１の端子は増幅器３１２の出力端子に接続し、キャパシタ３２１の第２の端子およびキャパシタ３２２の第２の端子は電圧基準ＶＡＧに接続している。従って、増幅構成５００と増幅構成６００との間では、キャパシタ３２１およびキャパシタ３２３の場所が有効に入れ替わっており、キャパシタ３２２およびキャパシタ３２４の場所が有効に入れ替わっていることが分かる。] 図６
[0030] 増幅構成６００では、キャパシタ３２３，３２４は、キャパシタ３２３，３２４の実質的な放電なく、スイッチング回路３２０を介して、図５の増幅構成５００から再構成される。この構成では、増幅器３１２の出力電圧（ＶＲ２）が４×ＶＩＮ（すなわち、２×２×ＶＩＮ）であることが分かる。更に、この構成では、増幅器３１２の出力がキャパシタ３２１，３２２に電荷を生じさせるので、キャパシタ３２１，３２２の第１の端子と第２の端子との間の電圧差は、ＶＲ２、すなわち、４×ＶＩＮに等しい。４Ｘ増幅が十分である場合、制御論理部３０８はアナログ部品３０６をＲＳＤ段に構成し、（キャパシタ３２１，３２２の端子間に存在する）増幅器３１２の出力電圧ＶＲ２を用いてＲＳＤ変換処理が開始される。] 図５
[0031] そうでない場合、クロック信号の第２のサイクルの第２のフェーズにおいて、図７の増幅構成７００を介し、更なる増幅を行うことができる。増幅構成７００のキャパシタ接続は増幅構成５００のキャパシタ接続と同じであることが、図５と６の比較から分かる。しかし、増幅器構成７００では、キャパシタ３２１，３２２は、キャパシタ３２１，３２２の実質的な放電なく、スイッチング回路３２０を介して図６の増幅構成６００から再構成されるという違いがある。従って、増幅構成６００と増幅構成７００との間では、キャパシタ３２１およびキャパシタ３２３の場所が入れ替わっており、キャパシタ３２２およびキャパシタ３２４の場所が入れ替わっていることが分かる。この構成では、増幅器３１２の出力電圧（ＶＲ３）が８×ＶＩＮ（すなわち、２×４×ＶＩＮ）であることが分かる。更に、増幅器３１２の出力がキャパシタ３２３，３２４に電荷を生じさせるので、キャパシタ３２３，３２４の第１の端子と第２の端子との間の電圧差は、ＶＲ３、すなわち、８×ＶＩＮと等しい。８Ｘ増幅が十分である場合、制御論理部３０８はアナログ部品３０６をＲＳＤ段に構成し、（キャパシタ３２１，３２２の端子間に存在する）増幅器３１２の出力電圧ＶＲ３を用いてＲＳＤ変換処理が開始される。] 図５ 図６ 図７
[0032] ８Ｘより大きい（且つ２の累乗である）増幅が必要な場合、所望の増幅に達するまで、増幅構成６００と増幅構成７００との間で交互に交替する構成のシーケンスを実行することができる。]
[0033] 図４〜７に示すように、キャパシタ３２１〜３２４は、二つの対、すなわち、キャパシタ３２１，３２２を一方の対、キャパシタ３２３，３２４を別の対として編成されている。各増幅パスでは、第１の対のキャパシタが増幅構成に編成され、第２の対がサンプリング構成に編成される。その次の増幅パスでは、第２の対が（その蓄積された電荷の実質的な放電なく）増幅構成に再編成され、第１の対がサンプリング構成に再編成される。それに続く増幅パスでは、第１の対が（その蓄積された電荷の実質的な放電なく）増幅構成に再び編成され、第２の対がサンプリング構成に再編成される。以降も同様に増幅が反復される。従って、四つのキャパシタ３２１〜３２４が増幅段間で切り替えられる増幅反復のシーケンスを用いると、集積回路における実装に相当な空間を要する、大きなキャパシタネットワーク又は複雑な増幅回路を必要とすることなく、また、過剰な電力を無駄に消費することなく、２の累乗となる任意の様々な利得を実装できることが分かる。] 図４ 図５ 図６ 図７
[0034] 図８には、本開示の少なくとも一つの実施形態による、図３のＲＳＤＡＤＣ３０２の実装の一例を示す。スイッチング回路３２０は、トランジスタやパスゲートなどとして実装可能な、一組のスイッチ８０１〜８０９として設けられる。] 図３ 図８
[0035] スイッチ８０１は、入力アナログ信号（ＶＩＮ）を受信する第１の端子と、第２の端子とを含み、スイッチ制御信号ＳＷ５によって制御される。スイッチ８０２は、スイッチ８０１の第２の端子に接続した第１の端子と、増幅３１２の出力に接続した第２の端子とを含み、スイッチ制御信号ＳＷ４によって制御される。スイッチ８０３は、スイッチ８０１の第２の端子に接続した第１の端子と、比較器３３２の入力に接続した第２の端子とを含み、スイッチ制御信号ＳＷ３によって制御される。スイッチ８０４は、増幅器３１２の出力に接続した第１の端子と、キャパシタ３２２の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ＳＷ２によって制御される。スイッチ８０５は、スイッチ８０１の第２の端子に接続した第１の端子と、キャパシタ３２２の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ＳＷ１によって制御される。スイッチ８０６は、スイッチ８０１の第２の端子に接続した第１の端子と、キャパシタ３２１の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ＳＷ１によって制御される。スイッチ８０７は、電圧ＶＲＥＦ＋を受信する第１の端子と、キャパシタ３２１の第１の端子に接続した第２の端子とを含み、スイッチング信号ｈ１によって制御される。スイッチ８０８は、電圧ＶＲＥＦ−を受信する第１の端子と、キャパシタ３２１の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ｌ１によって制御される。スイッチ８０９は、キャパシタ３２１の第１の端子に接続した第１の端子と、電圧基準ＶＡＧに接続した第２の端子とを含み、スイッチ制御信号ｍ１によって制御される。スイッチ８１０は、キャパシタ３２１の第２の端子およびキャパシタ３２２の第２の端子に接続した第１の端子と、増幅器３１２のマイナス入力に接続した第２の端子とを含み、スイッチ制御信号ＳＷ２によって制御される。スイッチ８１１は、キャパシタ３２１，３２２の第２の端子に接続した第１の端子と、電圧基準ＶＡＧに接続した第２の端子とを含み、スイッチ制御信号ＳＷ１によって制御される。スイッチ８１２は、増幅器３１２の出力に接続した第１の端子と、キャパシタ３２４の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ＳＷ２によって制御される。スイッチ８１３は、増幅器３１２の出力に接続した第１の端子と、キャパシタ３２３の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ＳＷ２によって制御される。スイッチ８１４は、キャパシタ３２４の第１の端子に接続した第１の端子と、増幅器３１２の出力に接続した第２の端子とを含み、スイッチ制御信号ＳＷ１によって制御される。スイッチ８１５は、電圧ＶＲＥＦ＋を受信する第１の端子と、キャパシタ３２３の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ｈ２によって制御される。スイッチ８１６は、電圧ＶＲＥＦ−を受信する第１の端子と、キャパシタ３２３の第１の端子に接続した第２の端子とを含み、スイッチ制御信号ｌ２によって制御される。スイッチ８１７は、キャパシタ３２３の第１の端子に接続した第１の端子と、電圧基準ＶＡＧに接続した第２の端子とを含み、スイッチ制御信号ｍ２によって制御される。スイッチ８１８は、キャパシタ３２３の第２の端子およびキャパシタ３２４の第２の端子に接続した第１の端子と、増幅器３１２のマイナス入力に接続した第２の端子とを含み、スイッチ制御信号ＳＷ１によって制御される。スイッチ８１９は、キャパシタ３２３，３２４の第２の端子に接続した第１の端子と、電圧基準ＶＡＧに接続した第２の端子とを含み、スイッチ信号ＳＷ２によって制御される。]
[0036] 図示した例では、制御論理部３０８は、クロック信号（ＣＬＫ）を受信するための入力と、比較器３３２の出力に結合した入力と、比較器３３４の出力に結合した入力とを含むと共に、クロック信号および比較器３３２，３３４の出力した値に基づいてスイッチ制御信号ＳＷ１〜ＳＷ５，ｈ１，ｈ２，ｌ１，ｌ２，ｍ２を提供する出力を含んでいる。]
[0037] 下記のテーブル１は、図４の初期サンプリング構成４００と図５，６，７の増幅構成５００，６００，７００とを編成するために制御論理部３０８が設定するスイッチ制御信号の様々な状態を示す。テーブル１では、“０”，“１”の値は対応するスイッチをそれぞれ“開”（すなわち、非導通）状態、“閉”（すなわち、導通）状態にそれぞれ設定し、“Ｘ”は“管理せず”の状態であると仮定する。
テーブル１：変換前の増幅のためのスイッチ制御信号の設定] 図４ 図５
[0038] ]
[0039] テーブル１によって示すように、制御論理部３０８では、ＣＬＫ信号（図３）のクロックサイクルのフェーズに基づいて異なる構成を実装できる。更に、テーブル１によって示すように、スイッチ制御信号ＳＷ１およびスイッチ制御信号ＳＷ２は、相補信号として設けることができる。] 図３
[0040] 下記のテーブル２は、増幅された入力信号の変換用のＲＳＤ構成を編成するために制御論理部３０８が設定するスイッチ制御信号の様々な状態を示す。テーブル２では、サンプリング構成４００、増幅５００、増幅構成６００のシーケンスを介して達成された４Ｘ増幅が所望の利得であるため、ＲＳＤ構成は増幅構成６００から開始されると仮定する。更に、テーブル２では最初の四つのＲＳＤサイクルのみを示すが、ＲＳＤサイクルの総数は特定の実装の解に応じてよいことが分かる。テーブル２では、“０”，“１”の値は対応するスイッチをそれぞれ“開”（すなわち、非導通）状態、“閉”（すなわち、導通）状態にそれぞれ設定し、“Ｘ”は“管理なし”の状態であり、スイッチ制御信号ｈ１，ｌ１，ｍ１，ｈ２，ｌ２，ｍ２の“Ｄ”は、対応する信号の状態がＶＨ，ＶＬと比較して解析される残留電圧の電圧に依存することを示す（すなわち、比較器３３２，３３４の出力した値に依存して残留電圧をオフセットする（ＶＲ±ＶＲＥＦ））。
テーブル２： ＲＳＤ変換のためのスイッチ制御信号の設定]
[0041] ]
[0042] 図９は、本開示の少なくとも一つの実施形態による、ＲＳＤＡＤＣの差動送信方式の実装の一例を示す。図示したＲＳＤ ＡＤＣ９０２（図１のＲＳＤ ＡＤＣ１０２に相当）は、アナログ部品９０６と、制御論理部９０８と、デジタル変換論理部（図示せず）とを含んでいる。アナログ部品９０６は、差動増幅器９１２と、キャパシタネットワーク９１４とを含み、キャパシタネットワーク９１４は、スイッチング回路９２０と、四つのキャパシタ９２１，９２２，９２３，９２４（まとめて、キャパシタ９２１〜９２４）のような複数のキャパシタとを備える。スイッチング回路９２０は、複数のスイッチと、差動増幅器９１２の入力端子（例えば、マイナス（−）入力端子）に接続した端子と、差動増幅器９１２のプラス（＋）出力端子に接続した端子とを含んでいる。スイッチング回路９２０は、差動入力アナログ信号の一方の成分（例えば、ＶＩＮ＋）と、一つ又は複数の基準電圧（例えば、ＶＲＥＦ＋，ＶＲＥＦ−）と、複数のスイッチ制御信号ＳＷ１〜ＳＷｎとを受信するための入力を更に含んでいる。スイッチ制御信号ＳＷ１〜ＳＷｎは、キャパシタ９２１〜９２４の様々な構成に影響を与えるようにスイッチに対し送られる。スイッチング回路９２０は、差動出力信号の一つの成分をデジタル変換論理部（図示せず）に提供する出力を更に備え、ここで、第１の成分は、ＲＳＤ ＡＤＣ９０２の動作の特定の段に応じて、成分ＶＩＮ＋、成分ＶＩＮ＋の増幅されたもの、又は差動残留電圧の成分（例えば、ＶＲ＋）のいずれかを含む。] 図１ 図９
[0043] アナログ部品９０６は、差動入力アナログ信号の第２の成分（例えば、ＶＩＮ−）のためのキャパシタネットワーク９１５を更に含んでいる。キャパシタネットワーク９１５は、スイッチング回路９１９（スイッチング回路９２０に相当）と、四つのキャパシタ９２５，９２６，９２７，９２８（まとめて、キャパシタ９２５〜９２８）のような複数のキャパシタとを備えている。スイッチング回路９１９は、複数のスイッチと、差動増幅器９１２の他方の入力端子（例えば、プラス（＋）入力端子）に接続した端子と、差動増幅器９１２のマイナス（−）出力端子に接続した端子とを含んでいる。スイッチング回路９１９は、差動入力アナログ信号の他方の成分（例えば、ＶＩＮ−）と、一つ又は複数の基準電圧（例えば、ＶＲＥＦ＋，ＶＲＥＦ−）と、複数のスイッチ制御信号ＳＷｎ＋１〜ＳＷｍとを受信するための入力を更に含んでいる。スイッチ制御信号は、キャパシタ９２５〜９２８の様々な構成に影響を与えるように、スイッチング回路９１９のスイッチに対し送られる。スイッチング回路９１９は、差動出力信号の第２の成分を提供する出力を更に備え、ここで、第２の成分は、ＲＳＤＡＤＣ９０２の動作の特定の段に応じて、成分ＶＩＮ−、成分ＶＩＮ−の増幅されたもの、又は差動残留電圧の成分（例えば、ＶＲ−）のいずれかを含む。キャパシタネットワーク９１４，９１５は、各々、シングルエンド型の実装について上述した図８の例と同様な方式で実装できる。] 図８
[0044] 制御論理部９０８は、一つ又は複数のクロック信号（ＣＬＫ）を受信するための入力と、イネーブル（ＥＮ）信号およびスイッチ制御信号ＳＷ１〜ＳＷｍを提供する出力とを含んでいる。少なくとも一つの実施形態において、制御論理部９０８は、スイッチング回路９１９，９２０を介してキャパシタ９２１〜９２８の様々な構成に影響を与えると共に一つ又は複数のクロック信号のフェーズに基づいてデジタル変換論理部を作動可能又は作動不能にするように、スイッチ制御信号およびＥＮ信号を構成する。]
[0045] 少なくとも一つの実施形態では、図９の差動送信方式の実装は、シングルエンド型の入力アナログ信号に使用できる。この例で、シングルエンド型の入力アナログ信号ＶＩＮが第１の成分ＶＩＮ＋として提供され、電圧基準ＶＡＧが第２の成分ＶＩＮ−として供給される。従って、ＲＳＤＡＤＣ９０２は、増幅および変換の前に、シングルエンド型の入力アナログ信号を差動信号に変換する、更なる特徴を有する。] 図９
[0046] 少なくとも一つの実施形態では、制御論理部９０８は、上述の図３の状態図３４０のものと同様な動作を有するハードウェア状態機械を実装する。図３のシングルエンド型の実装の制御論理部３０８の場合のように、差動信号方式の実装の制御論理部９０８は、入力アナログ信号（入力における真の差動信号か、差動信号に変換されたシングルエンド型の信号のいずれか）を漸増させるための一つ又は複数の増幅パスを得るように、キャパシタ９２１〜９２８を様々な構成に編成する。] 図３
[0047] 図１０〜１２は、本開示の少なくとも一つの実施形態による、差動入力信号の特定の増幅を達成するために利用できるキャパシタ構成のシーケンスを示す。簡単な図解とするために、キャパシタ構成のシーケンスは、図９のＲＳＤＡＤＣ９０２に関連して説明される。図示した構成はスイッチング回路９２０およびスイッチング回路９１９のスイッチの構成を介して達成されるが、明確にするために、スイッチは図１０〜１２に図示した構成から省略されている。] 図１０ 図１１ 図１２ 図９
[0048] 図１０は、クロック信号の第１のサイクルの第１のフェーズにおける、キャパシタ９２１，９２２，９２５，９２６（Ｃ１，Ｃ２，Ｃ５，Ｃ６）からなる初期サンプリング構成１０００を示す。キャパシタ９２１の第１の端子およびキャパシタ９２２の第１の端子は、電圧ＶＩＮ＋を受信するように入力アナログ電圧の第１の成分に接続している。キャパシタ９２１の第２の端子およびキャパシタ９２２の第２の端子は電圧基準ＶＡＧに接続している。同様に、キャパシタ９２５の第１の端子およびキャパシタ９２６の第１の端子は、電圧ＶＩＮ−を受信するように入力アナログ電圧の第２の成分に接続し、キャパシタ９２５の第２の端子およびキャパシタ９２６の第２の端子は、電圧基準ＶＡＧに接続している。図１０によって示すように、初期サンプリング構成１０００は、キャパシタ９２１，９２２の各々に加わる電圧ＶＩＮ＋と、キャパシタ９２５，９２６の各々に加わる電圧ＶＩＮ−とを生じる。] 図１０
[0049] 図１１は、クロック信号の第１のサイクルの第２のフェーズにおける、キャパシタ９２１〜９２８からなる増幅構成１１００を示す。キャパシタ９２１の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび差動増幅器９１２のマイナス入力端子に接続している。キャパシタ９２２の第１の端子および第２の端子は、それぞれ差動増幅器９１２のプラス出力端子およびマイナス入力端子に接続している。キャパシタ９２５の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび差動増幅器９１２のプラス入力端子に接続している。キャパシタ９２６の第１の端子および第２の端子は、それぞれ差動増幅器９１２のマイナス出力端子およびプラス入力端子に接続している。キャパシタ９２３の第１の端子およびキャパシタ９２４の第１の端子は差動増幅器９１２のプラス出力端子に接続し、キャパシタ９２３の第２の端子およびキャパシタ９２４の第２の端子は電圧基準ＶＡＧに接続している。キャパシタ９２７の第１の端子およびキャパシタ９２８の第１の端子は差動増幅器９１２のマイナス出力端子に接続し、キャパシタ９２７の第２の端子およびキャパシタ９２８の第２の端子は電圧基準ＶＡＧに接続している。] 図１１
[0050] 増幅構成１１００では、キャパシタ９２１，９２２は、キャパシタ９２１，９２２を放電することなく、スイッチング回路９２０を介して図１０の初期サンプリング構成１０００から再構成される。同様に、キャパシタ９２５，９２６は、キャパシタ９２５，９２６を放電することなく、スイッチング回路９１９を介して図１０の初期サンプリング構成１０００から再構成される。この構成では、差動増幅器の出力電圧（ＶＲ１＋−ＶＲ１−）は２×（ＶＩＮ＋−ＶＩＮ−）であることが分かる。] 図１０
[0051] 更に、増幅構成１１００では、差動増幅器９１２のプラス出力端子がキャパシタ９２３，９２４に電荷を生じさせるので、キャパシタ９２３，９２４の第１の端子と第２の端子との間の電圧差は、ＶＲ１＋、すなわち、２×ＶＩＮ＋に等しくなる。差動増幅器９１２のマイナス出力端子がキャパシタ９２７，９２８に電荷を生じさせるので、キャパシタ９２７，９２８の第１の端子と第２の端子との間の電圧差は、ＶＲ１−、すなわち、２×ＶＩＮ−に等しくなる。２Ｘ増幅が十分である場合、アナログ部品９０６がＲＳＤ変換構成に編成され、（キャパシタ３２３，３２４およびキャパシタ３２７，３２８の端子間電圧で表される）２Ｘ増幅されたアナログ信号を用いて変換処理が開始される。]
[0052] そうでない場合、クロック信号の第２のサイクルの第１のフェーズにおいて、図１２の増幅構成１２００を介し、さらなる増幅を行うことができる。増幅構成１２００では、キャパシタ９２３の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび差動増幅器９１２のマイナス入力端子に接続している。同様に、キャパシタ９２７の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび差動増幅器９１２のプラス入力端子に接続している。キャパシタ９２４の第１の端子および第２の端子は、それぞれ差動増幅器９１２のプラス出力端子およびマイナス入力端子に接続している。キャパシタ９２８の第１の端子および第２の端子は、それぞれ差動増幅器９１２のマイナス出力端子およびプラス入力端子に接続している。キャパシタ９２１の第１の端子およびキャパシタ９２２の第１の端子は差動増幅器９１２のプラス出力端子に接続し、キャパシタ９２１の第２の端子およびキャパシタ９２２の第２の端子は電圧基準ＶＡＧに接続している。キャパシタ９２５の第１の端子およびキャパシタ９２６の第１の端子は差動増幅器９１２のマイナス出力端子に接続し、キャパシタ９２５の第２の端子およびキャパシタ９２６の第２の端子は電圧基準ＶＡＧに接続している。従って、増幅構成１１００と増幅構成１２００の間では、キャパシタ９２１およびキャパシタ９２３の場所が入れ替わっており、キャパシタ９２２およびキャパシタ９２４の場所が入れ替わっており、キャパシタ９２５およびキャパシタ９２７の場所が入れ替わっており、キャパシタ９２６およびキャパシタ９２８の場所が入れ替わっていることが分かる。] 図１２
[0053] 増幅構成１２００では、キャパシタ９２３，９２４，９２７，９２８は、キャパシタ９２３，９２４，９２７，９２８を放電することなく、スイッチング回路９１９およびスイッチング回路９２０を介して図１１の増幅構成１１００から再構成される。この構成では、差動増幅器９１２の出力電圧（ＶＲ＋２−ＶＲ−２）は４×（ＶＩＮ＋−ＶＩＮ−）（すなわち、２×２×（ＶＩＮ＋−ＶＩＮ−））であることが分かる。] 図１１
[0054] 更に、差動増幅器９１２のプラス出力がキャパシタ９２１，９２２に電荷を生じさせるので、キャパシタ９２１，９２２の第１の端子と第２の端子との間の電圧差は、ＶＲ＋２、すなわち、４×ＶＩＮ＋と等しくなる。差動増幅器９１２のマイナス出力がキャパシタ９２５，９２６に電荷を生じさせるので、キャパシタ９２５，９２６の第１の端子と第２の端子との間の電圧差は、ＶＲ−２、すなわち、４×ＶＩＮ−と等しくなる。４Ｘ増幅が十分である場合、４Ｘ増幅されたアナログ信号を用いて変換処理が開始される。そうではなく、４Ｘより大きい（且つ２の累乗である）増幅が必要な場合、所望の増幅に達成するまで、増幅構成１１００と増幅構成１２００との間で交互に交替する構成のシーケンスを実行することができる。]
[0055] 図１３〜１５は、本明細書に記載の技術による、デジタル変換用にシングルエンド型の入力信号を差動信号に変換するキャパシタ構成のシーケンスの例を示す。図１３，１４の組み合わせは、シングルエンド型の入力信号を増幅せずに差動信号に変換するキャパシタ構成のシーケンスを示す。図１３，１５の組み合わせは、シングルエンド型の入力信号を差動信号に変換するとともに、得られる差動信号において２Ｘ利得を得るキャパシタ構成のシーケンスを示す。簡単な説明とするために、キャパシタ構成のシーケンスは、図９のＲＳＤＡＤＣ９０２に関連して説明される。図示した構成はスイッチング回路９２０およびスイッチング回路９１９のスイッチからなる構成から達成されるが、明確にするために、スイッチは図１３〜１５に図示した構成から省略されている。] 図１３ 図１４ 図１５ 図９
[0056] 図１３は、クロック信号の第１のサイクルの第１のフェーズにおける、キャパシタ９２１，９２５からなる初期サンプリング構成１３００を示す。キャパシタ９２１の第１の端子はシングルエンド型の入力信号のアナログ電圧ＶＩＮを受信するように接続し、キャパシタ９２５の第１の端子は電圧基準ＶＡＧに接続している。キャパシタ９２１の第２の端子およびキャパシタ９２５の第２の端子は、電圧基準ＶＡＧに接続している。更に、キャパシタ９２２，９２６は、キャパシタ９２５と同じ方式で構成されている。したがって、初期サンプリング構成１３００は、キャパシタ９２１に加わる電圧ＶＸ（ここで、ＶＸ＝ＶＩＮ−ＶＡＧ）と、キャパシタ９２２，９２５，９２６に加わる約０Ｖの電圧とを生じる。] 図１３
[0057] 図１４は、クロック信号の第１のサイクルの第２のフェーズにおける、キャパシタ９２１〜９２８からなる差動信号変換構成１４００に対する増幅されないシングルエンド型の信号を示す。キャパシタ９２１の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび差動増幅器９１２のマイナス入力端子に接続している。キャパシタ９２２の第１の端子および第２の端子は、それぞれ差動増幅器９１２のプラス出力端子およびマイナス入力端子に接続している。キャパシタ９２５の第１の端子および第２の端子は、それぞれ電圧基準ＶＡＧおよび差動増幅器９１２のプラス入力端子に接続している。キャパシタ９２６の第１の端子および第２の端子は、それぞれ差動増幅器９１２のマイナス出力端子およびプラス入力端子に接続している。キャパシタ９２３の第１の端子およびキャパシタ９２４の第１の端子は差動増幅器９１２のプラス出力端子に接続し、キャパシタ９２３の第２の端子およびキャパシタ９２４の第２の端子は電圧基準ＶＡＧに接続している。キャパシタ９２７の第１の端子およびキャパシタ９２８の第１の端子は差動増幅器９１２のマイナス出力端子に接続し、キャパシタ９２７の第２の端子およびキャパシタ９２８の第２の端子は電圧基準ＶＡＧに接続している。] 図１４
[0058] この構成では、差動増幅器９１２の出力電圧がＶＸであるため、電圧ＶＩＮを有するシングルエンド型の出力信号が信号成分間に電圧差ＶＸを有する差動信号に変換されることが分かる。得られる差動信号は、次いで、キャパシタ９２３，９２４，９２７，９２８によってサンプリングされ、上述のように増幅およびデジタル変換処理される。]
[0059] 図１５は、クロック信号の第１のサイクルの第２のフェーズにおける、キャパシタ９２１〜９２８からなる、代替のシングルエンド型の差動変換構成１５００を示しており、ここで、得られる信号はシングルエンド型から差動信号に変換されると共に、２Ｘの利得だけ増幅されている。図１５の構成１５００は、キャパシタ９２５の第１の端子が（図１４の構成１４００におけるように電圧基準ＶＡＧに接続しているのではなく）シングルエンド型の入力信号の電圧ＶＩＮを受信するように接続していることを除き、図１４の構成１４００と同じである。この構成では、差動増幅器９１２の出力電圧は２×ＶＸであるため、電圧ＶＩＮを有するシングルエンド型の入力信号が信号成分間に電圧差２×ＶＸを有する差動信号に変換および増幅されることが分かる。得られる差動信号は、次いで、キャパシタ９２３，９２４，９２７，９２８によってサンプリングされ、上述のようにサンプリングキャパシタを介して増幅およびデジタル変換処理される。] 図１４ 図１５
[0060] 図１６は、本開示の少なくとも一つの実施形態による、ＲＳＤＡＤＣの実装の別の例を示す。上述の実施形態では、スイッチング回路は、所望の電圧レベルまで入力アナログ信号を反復的に増幅するように、多増幅パス用の様々なキャパシタ構成を編成するために用いられている。図１６に示すＲＳＤ ＡＤＣ１６０２は、キャパシタ１６２１，１６２２に代えて、プログラム可能なキャパシタ１６２１，１６２２を用いることと、制御論理部１６０８が、プログラム可能なキャパシタ１６２１，１６２２の静電容量をそれぞれ調整する静電容量調整信号ＣＡＰ１，ＣＡＰ２も提供するように構成されることとを除き、図８に示したＲＳＤ ＡＤＣ３０２とほぼ同様である。一実施形態では、プログラム可能なキャパシタ１６２１，１６２２は、プログラム可能キャパシタのネットワークとして構成され、その例は上述の米国特許第５，６２５，３６１号明細書に記載されている。図１６はシングルエンド型の実装を示しているが、図９に示したのと同様に、プログラム可能キャパシタベースのＲＳＤ ＡＤＣは差動送信方式の実装として実装できる。] 図１６ 図８ 図９
[0061] 図１７は、本開示の少なくとも一つの実施形態による、図１６のＲＳＤＡＤＣ１６０２の動作の方法１７００の一例を示す。少なくとも一つの実施形態では、方法１７００は、少なくとも部分的には制御論理部１６０８の状態機械として実装される。] 図１６ 図１７
[0062] ブロック１７０２にて、制御論理部１６０８は、増幅器３１２を含む増幅器構成に構成されると入力アナログ信号の所望の増幅を提供するように、プログラム可能キャパシタ１６２１，１６２２の静電容量を構成する。プログラム可能なキャパシタ１６２１がプログラム可能な静電容量Ｃ１を有し、プログラム可能なキャパシタ１６２２がプログラム可能な静電容量Ｃ２を有すると仮定すると、この構成の増幅器３１２の出力電圧（ＶＲ）は、次式と等しくなる。]
[0063] ]
[0064] 従って、増幅器３１２とプログラム可能なキャパシタ１６２１，１６２２とからなる増幅構成の利得（Ｇａｉｎ）は、次式で表される。]
[0065] ]
[0066] 特定の利得を得るために、制御論理部１６０８は、特別の利得に対応する静電容量Ｃ２対静電容量Ｃ１の比を得るように、信号ＣＡＰ１，ＣＡＰ２を介して静電容量Ｃ１，Ｃ２を調整できる。例えば、２Ｘ利得を得るために、制御論理部３０８は、プログラム可能なキャパシタ１６２１，１６２２が実質的に同様の静電容量を有する（すなわち、静電容量Ｃ２対静電容量Ｃ１の比が１：１であり、２の利得を生じる）ように、ブロック１７０２にてプログラム可能なキャパシタ１６２１，１６２２をプログラムできる。同様に、３Ｘの利得を得るために、プログラム可能なキャパシタ１６２２の静電容量Ｃ１は、プログラム可能なキャパシタ１６２１の静電容量Ｃ２の１／２に設定できる（すなわち、静電容量Ｃ２対静電容量Ｃ１の比が２：１になり、３の利得を生じる）。更に、４Ｘの利得を得るために、プログラム可能なキャパシタ１６２２の静電容量Ｃ１は、プログラム可能なキャパシタ１６２１の静電容量Ｃ２の１／３に設定できる（すなわち、静電容量Ｃ２対静電容量Ｃ１の比が３：１になり、４の利得を生じる）。静電容量の所望の比は、ＲＳＤ変換段中に用いられる静電容量に静電容量Ｃ１を維持しつつ静電容量Ｃ２を増加させることにより、ＲＳＤ変換段中に用いられる静電容量に静電容量Ｃ２を維持しつつ静電容量Ｃ１を減少させることにより、又は静電容量Ｃ１を減少させつつ静電容量Ｃ２を増加させることにより、得ることができる。]
[0067] プログラム可能キャパシタ１６２１，１６２２を所望の静電容量にプログラムした後、プログラム可能キャパシタ１６２１，１６２２は、図４の初期サンプリング構成４００に相当する初期サンプリング構成に構成される。この構成において、入力アナログ信号は、入力アナログ信号の電圧ＶＩＮと等しい電圧差をそれらのキャパシタの端子間に生じるように、プログラム可能キャパシタ１６２１，１６２２に対し印加される。] 図４
[0068] プログラム可能キャパシタ１６２１，１６２２を用いて入力アナログ信号をサンプリングした後、ブロック１７０４にて、プログラム可能キャパシタ１６２１，１６２２およびキャパシタ１６２３，１６２４は、入力アナログ信号を増幅し、増幅されたアナログ信号を生成するように、図５の増幅構成５００に相当する増幅器構成に構成される。上述のように、得られる増幅された信号の利得は、１＋（Ｃ２／Ｃ１）とほぼ等しくなる。] 図５
[0069] ブロック１７０６にて、スイッチ８０１〜８１９は、増幅されたアナログ信号をデジタル信号に変換するために、プログラム可能キャパシタ１６２１，１６２２およびキャパシタ１６２３，１６２４を従来のＲＳＤアナログ段に再構成するように切り替えられる。この再構成には、例えば、実質的に等しい静電容量を有するように、プログラム可能キャパシタ１６２１，１６２２を再プログラムすることによって、変換処理中に２Ｘの標準利得を有するようにＲＳＤアナログ段を構成することが含まれてよい。]
[0070] 本明細書において用いた用語“別の”は、少なくとも第２の又はそれ以上の、と定義される。本明細書において用いた用語“備える”、“有する”、又は、その任意の変形は、含む、と定義される。本明細書において光電気技術に関連して用いた用語“結合した”は、接続した、と定義されるが、必ずしも直接的でも、機械的でもない。]
[0071] 本開示の他の実施形態、使用、および利点は、本明細書の詳細な説明および実施例を考慮すると、当業者には明らかである。明細書および図面は例示として考慮されるものに過ぎず、したがって、本開示の範囲は、添付の特許請求の範囲およびその均等によってのみ限定されることを意図するものである。]

权利要求:

請求項1
アナログ−デジタル変換器（ＡＤＣ）デバイスにおいて、第１のアナログ信号を受信する第１の入力端子と、第１の入力端子に結合したアナログ部品であって、第１の入力と第１の出力とを備える増幅器と、増幅器の第１の入力と第１の出力とに結合しており、複数のキャパシタを含む第１のキャパシタネットワークと、を備える、アナログ部品と、制御論理部と、を備え、制御論理部は、第１のモードでは、第１のアナログ信号を所定の利得によって増幅して第１の増幅されたアナログ信号を生成する増幅構成に、増幅器および第１のキャパシタネットワークを構成し、第２のモードでは、第１の増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる第１の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成するように構成されている、アナログ−デジタル変換器（ＡＤＣ）デバイス。
請求項2
前記アナログ部品に結合されており、一つ又は複数の残留電圧からなる第１の一連の残留電圧に基づいてデジタル値を生成するように構成されている、デジタル変換論理部を更に備える、請求項１に記載のＡＤＣデバイス。
請求項3
第１のキャパシタネットワークは、前記増幅器の第１の入力端子に結合可能かつ第１の出力に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第１のプログラム可能キャパシタと、第１の入力端子に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第２のプログラム可能キャパシタと、を備える請求項１に記載のＡＤＣデバイス。
請求項4
制御論理部は、第１のモードにおいて、所定の利得に基づいて、第１のプログラム可能キャパシタを第１の静電容量に構成し、第２のプログラム可能キャパシタを第２の静電容量に構成し、第１のフェーズにて、第１のプログラム可能キャパシタの第１の端子および第２のプログラム可能キャパシタの第１の端子を第１の入力端子に結合するように、かつ、第１のプログラム可能キャパシタの第２の端子および第２のプログラム可能キャパシタの第２の端子を電圧基準に結合するように、キャパシタネットワークを構成し、第１のフェーズに続く第２のフェーズにて、第１のプログラム可能キャパシタの第１の端子を増幅器の第１の出力に結合し、第１のプログラム可能キャパシタの第２の端子を増幅器の第１の入力に結合し、第２のプログラム可能キャパシタの第１の端子を電圧基準に結合し、第２のプログラム可能キャパシタの第２の端子を増幅器の第１の入力に結合するように、キャパシタネットワークを構成するように構成されている、請求項３に記載のＡＤＣデバイス。
請求項5
制御論理部は、第２のモードにおいて、第１のプログラム可能キャパシタを第３の静電容量に構成し、第２のプログラム可能キャパシタを第３の静電容量に構成するように構成されている、請求項４に記載のＡＤＣデバイス。
請求項6
キャパシタネットワークは、第１の入力端子に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第１のキャパシタと、増幅器の第１の入力端子に結合可能かつ第１の出力に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第２のキャパシタと、増幅器の第１の出力に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第３のキャパシタと、増幅器の第１の出力に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第４のキャパシタと、を備える請求項１に記載のＡＤＣデバイス。
請求項7
制御論理部は、第１のモードの第１のフェーズにて、第１のキャパシタの第１の端子および第２のキャパシタの第１の端子を第１の入力端子に結合し、第１のキャパシタの第２の端子および第２のキャパシタの第２の端子を電圧基準に結合し、第１のフェーズに続く、第１のモードの第２のフェーズにて、第１のキャパシタの第１の端子を電圧基準に結合し、第２のキャパシタの第１の端子を増幅器の第１の出力に結合し、第１のキャパシタの第２の端子および第２のキャパシタの第２の端子を増幅器の第１の入力に結合するように構成されている、請求項６に記載のＡＤＣデバイス。
請求項8
制御論理部は、第１のモードの第２のフェーズにて、第３のキャパシタの第１の端子および第４のキャパシタの第１の端子を増幅器の第１の出力に結合し、第３のキャパシタの第２の端子および第４のキャパシタの第２の端子を電圧基準に結合し、第２のフェーズに続く、第１のモードの第３のフェーズにて、第３のキャパシタの第１の端子を電圧基準に結合し、第４のキャパシタの第１の端子を増幅器の第１の出力に結合し、第３のキャパシタの第２の端子および第４のキャパシタの第２の端子を増幅器の第１の入力に結合するように構成されている、請求項７に記載のＡＤＣデバイス。
請求項9
第２のアナログ信号を受信する第２の入力端子を更に備え、増幅器は、第１の入力、第２の入力、第１の出力、および第２の出力を備える、差動増幅器を含み、アナログ部品は、前記増幅器の第２の入力と第２の出力とに結合しており複数のキャパシタを含む第２のキャパシタネットワークを更に備え、制御論理部は、第１のモードでは、第２のアナログ信号を前記所定の利得によって増幅して第２の増幅されたアナログ信号を生成する増幅構成に、増幅器および第２のキャパシタネットワークを構成し、第２のモードでは、第２の増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる第２の一連の残留電圧を生成するように、増幅器および第２のキャパシタネットワークを構成するように構成されている、請求項１に記載のＡＤＣデバイス。
請求項10
第１のアナログ信号は差動信号の第１の信号成分を含み、第２のアナログ信号は前記差動信号の第２の信号成分を含む、請求項９に記載のＡＤＣデバイス。
請求項11
第１のアナログ信号はシングルエンド型のアナログ信号を含み、第２のアナログ信号は電圧基準を含む、請求項９に記載のＡＤＣデバイス。
請求項12
アナログ−デジタル変換器（ＡＤＣ）の第１の入力端子において第１のアナログ信号を受信する工程と、第１のアナログ信号を第１の利得によって増幅して第１の増幅されたアナログ信号を生成するように、ＡＤＣの増幅器および第１のキャパシタネットワークを構成する工程と、第１の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第１の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成する工程と、ＡＤＣからの出力のために一つ又は複数の残留電圧からなる第１の一連の残留電圧に基づいてデジタル値を提供する工程と、を含む方法。
請求項13
ＡＤＣの第１の入力端子において第２のアナログ信号を受信する工程と、第２のアナログ信号を第１の利得と異なる第２の利得によって増幅して第２の増幅されたアナログ信号を生成するように、ＡＤＣの増幅器および第１のキャパシタネットワークを構成する工程と、第２の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第２の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成する工程と、ＡＤＣからの出力のために一つ又は複数の残留電圧からなる第２の一連の残留電圧に基づいてデジタル値を提供する工程と、を含む請求項１２に記載の方法。
請求項14
第１のアナログ信号を増幅するように、増幅器および第１のキャパシタネットワークを構成する工程は、第１の利得に基づいて、第１の静電容量を有するように第１のキャパシタネットワークの第１のプログラム可能キャパシタを構成し、第２の静電容量を有するように第１のキャパシタネットワークの第２のプログラム可能キャパシタを構成する工程と、第１のフェーズにて、第１のプログラム可能キャパシタの第１の端子および第２のプログラム可能キャパシタの第１の端子を第１の入力端子に結合する工程と、第１のプログラム可能キャパシタの第２の端子および第２のプログラム可能キャパシタの第２の端子を電圧基準に結合する工程と、第１のフェーズに続く第２のフェーズにて、第１のプログラム可能キャパシタの第１の端子および第２のプログラム可能キャパシタの第２の端子を増幅器の入力に結合する工程と、第１のプログラム可能キャパシタの第２の端子を電圧基準に結合する工程と、第２のプログラム可能キャパシタの第１の端子を増幅器の出力に結合する工程とを含む、請求項１２に記載の方法。
請求項15
第１の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第１の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成する工程は、第３の静電容量を各々有するように第１のプログラム可能キャパシタおよび第２のプログラム可能キャパシタを構成する工程を含む、請求項１４に記載の方法。
請求項16
第１のアナログ信号を増幅するように、増幅器および第１のキャパシタネットワークを構成する工程は、第１のモードの第１のフェーズにて、第１のキャパシタネットワークの第１のキャパシタの第１の端子および第１のキャパシタネットワークの第２のキャパシタの第１の端子を第１の入力端子に結合する工程と、第１のキャパシタの第２の端子および第２のキャパシタの第２の端子を電圧基準に結合する工程と、第１のフェーズに続く、第１のモードの第２のフェーズにて、第１のキャパシタの第１の端子を電圧基準に結合する工程と、第２のキャパシタの第１の端子を増幅器の出力に結合する工程と、第１のキャパシタの第２の端子および第２のキャパシタの第２の端子を増幅器の入力に結合する工程とを含む、請求項１３に記載の方法。
請求項17
第１のアナログ信号を増幅するように、増幅器および第１のキャパシタネットワークを構成する工程は、第１のモードの第２のフェーズにて、第１のキャパシタネットワークの第３のキャパシタの第１の端子および第１のキャパシタネットワークの第４のキャパシタの第１の端子を増幅器の出力に結合する工程と、第３のキャパシタの第２の端子および第４のキャパシタの第２の端子を電圧基準に結合する工程と、第２のフェーズに続く、第１のモードの第３のフェーズにて、第３のキャパシタの第１の端子を電圧基準に結合する工程と、第４のキャパシタの第１の端子を増幅器の第１の出力に結合する工程と、第３のキャパシタの第２の端子および第４のキャパシタの第２の端子を増幅器の第１の入力に結合する工程とを更に含む、請求項１６に記載の方法。
請求項18
ＡＤＣの第２の入力端子において第２のアナログ信号を受信する工程と、第２のアナログ信号を第１の利得によって増幅して第２の増幅されたアナログ信号を生成するように、ＡＤＣの増幅器および第２のキャパシタネットワークを構成する工程と、第２の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第２の一連の残留電圧を生成するように、増幅器および第２のキャパシタネットワークを構成する工程とを更に含み、ＡＤＣからの出力のためにデジタル値を提供する工程は、出力のために一つ又は複数の残留電圧からなる第１の一連の残留電圧および一つ又は複数の残留電圧からなる第２の一連の残留電圧に基づいてデジタル値を提供することを含む、請求項１３に記載の方法。
請求項19
第１のアナログ信号は差動信号の第１の信号成分を含み、第２のアナログ信号は前記差動信号の第２の信号成分を含む、請求項１８に記載の方法。
請求項20
第１のアナログ信号はシングルエンド型のアナログ信号を含み、第２のアナログ信号は電圧基準を含む、請求項１８に記載の方法。